System on programmable chip design methodology - Archive ouverte HAL Access content directly
Theses Year : 2005

System on programmable chip design methodology

Méthodologie de conception système à base de plateformes reconfigurables et programmables

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Abstract

In this document we present a design space exploration methodology for SOC architectures in telecommunication domain. The significant evolution of semiconductors technology has allowed the implementation of complete systems on a single chip. This implementation was made possible by the design methodologies based on the re-use of existing (IP - Intellectual Property) components in the system. Differentiation of the systems being obtained by the addition of IP owners attached to the system. The traditional technologies based on the Y (Y-charts) and the techniques of Co-design proved to be insufficient as they used non-parameterizable Hard IPs for the system. So, for better dimensioning of the system, Soft IPs were proposed which are parameterizable by nature and hence create a huge design exploration space proving extremely useful and not exploitable by ad hoc technique or interactive design. The problem arising is a mathematical optimization problem of the parameters of the whole of IPs software constituting the SOC. This multidimensional problem in performance is worsened when within the framework of SOC for embedded systems of the severe criteria of energy consumption and silicon surface area are also of equal importance. So the problem becomes a multidimensional problem of multiobjective optimization. This thesis contributes to the resolution of this problem proposing a solution consisting of several stages. In a first stage, the techniques of exploration for the dimensioning of SuperScalar processor IPs are proposed which take account of the three criteria: performance, consumption of energy and silicon surface area. The obtained results on multi-media benchmarks "MiBench" resulted in an optimal subset consisting of Pareto function making it possible to select one or more of the effective solutions for the selected applications. This first stage being realized in the thesis also proposes a second contribution which extends the preceding framework by coupling multi-objective exploration with a physical implementation on FPGA circuits allowing an exploration with physical hardware in the loop. The principle followed is the reverse of explorations carried out has high levels of abstraction (SystemC) is that an exploration is all the more effective since the values injected with the algorithm of exploration are close to reality. The other aspect is that exploration by simulation of the SOC remains problematic due to prohibitory times of simulation and that the direct execution is increasingly faster thus allows broad and realistic explorations. This approach is applied to LEON processor v2.0 "ESA" to Xilinx circuits Virtex-II which from their reconfigurability allow the loading of new configurations during exploration. Lastly, the importance of the mixed analog-digital SOC raised our interest to devise an optimization methodology for the analog circuits based primarily on the same principle. Only difference in this methodology was the usage of FPAA circuits (Field Programmable Analog Array) which allows the design and the implementation of applications on reprogrammable analog circuits. This methodology makes it possible to test and explore many configurations by physically implementing them in a programmable circuit at a lower cost.The thesis concludes with a prospective note on possible future research directions appearing from the contributions of this work on methodologies of SOC design in SOPC environments.
Les travaux présentés dans ce mémoire concernent l'exploration de l'espace de conception des architectures SOC pour des applications orientées télécommunication. L'évolution importante des semi-conducteurs a permis l'implémentation de systèmes complets sur une puce. Cette implémentation a été rendue possible par des méthodologies de conception basées sur la réutilisation des composants existants (IP - Intellectual Property) qui, combinées ensemble, constituent le système. La différentiation des systèmes est obtenue par l'ajout d'IP propriétaires rattachées au système. L'apport des technologies classiques basées sur le modèle en Y (Y-chart) et les techniques de co-design se sont avérées insuffisantes dès lors que ces IPs initialement sous forme dure (hard IP) donc non modifiables ont étés proposées dans leur version paramétrable (Soft IP), pour garantir un meilleur dimensionnement du système. En effet, la modularité des IPs soft par leurs paramétrisations, créent un espace d'exploration qui s'avère extrêmement important et donc inexploitable par des techniques de conception ad hoc ou interactives. Le problème posé est l'optimisation mathématique des paramètres de l'ensemble des IPs soft constituant le SOC. Ce problème multidimensionnel en performance est aggravé, dans le cadre des SOC pour systèmes embarqués, par la prise en compte de la consommation d'énergie et de la surface en silicium. Le problème devient alors une optimisation multiobjectifs. Cette thèse propose une résolution de ce problème en plusieurs étapes : Dans une première étape, des techniques d'exploration pour le dimensionnement d'IP de processeur SuperScalair sont proposées. Ces techniques tiennent compte de trois critères: performance, consommation d'énergie et surface en silicium. Les résultats obtenus par des benchmarks multimédia "MiBench" de taille significative résultent dans un sous ensemble optimal au sens de Pareto, permettant de sélectionner une ou plusieurs solutions efficaces pour les applications cibles. La seconde étape est une extension du cadre précédent par couplage de l'exploration multiobjectifs avec une implémentation matérielle sur circuits FPGA. Elle permet alors une exploration avec matériel dans la boucle. Le principe poursuivi, à l'inverse des explorations effectuées à des niveaux d'abstraction élevés (SystemC), est qu'une exploration est d'autant plus efficace que les valeurs injectées à l'algorithme d'exploration sont proches de la réalité. L'autre aspect est que l'exploration par simulation des SOC reste problématique, ceci étant dû aux temps prohibitifs de la simulation et que l'exécution directe est toujours plus rapide, donc permet des explorations larges et réalistes. Cette approche est appliquée au processeur LEON v2.0 de l' ESA sur des circuits Xilinx Virtex-II qui, de par leur reconfigurabilité, permet le chargement de nouvelles configurations lors de l'exploration. Enfin, l'importance des SOC mixtes analogiques/numériques, nous a poussés à nous intéresser à l'optimisation des circuits analogiques et ce, sur le même principe, mais en utilisant des circuits FPAA (Field Programmable Analog Array) qui permettent la conception et l'implémentation d'applications sur circuits analogiques re-programmables. Cette possibilité permet de répondre à une fonctionnalité donnée en testant et explorant de nombreuses configurations, en les implémentant physiquement dans un circuit programmable et cela à moindre coût. La thèse conclut sur les perspectives pouvant découler des contributions de ce travail sur les méthodologies de conception de SOC dans les environnements SOPC.
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Dates and versions

pastel-00001661 , version 1 (04-04-2006)

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  • HAL Id : pastel-00001661 , version 1

Cite

Khemaies Ghali. Méthodologie de conception système à base de plateformes reconfigurables et programmables. Informatique [cs]. ENSTA ParisTech, 2005. Français. ⟨NNT : 2005PA112014⟩. ⟨pastel-00001661⟩
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