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Theses Year : 2012

ASIC Design Methodology for 3D NOC Based Heterogeneous Multi Processor on Chip

Les méthodologies de conception ASIC des NoCs 3D dédiées aux MPSOCs Hétérogènes

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Abstract

ITRS Road Map predicts that the number of cores in the same chip will increase following an exponential curve. Insuring the interconnections between the different cores in the same chip is a real challenge when the number of components is high. The use of the NoC (Network On Chip) is a suitable solution overcoming the limitations of the classical interconnects methodologies. The regular NoC topology is costly in term of area and power consumption that is why designing an optimized architecture is a major problematic in MPSOC design. Moreover, with the semi-conductor CMOS shrinking, the interconnect delay has overcome the gate delay. In fact there is a real need to find other methodologies to continue the evolution of the chip design. 3D IC is one of the promising solutions which can reduce the interconnect delay, minimize the area of the chip and allow the use of mixed technologies. With the shortage of real 3D IC MPSOC implementation, we propose in this thesis to study the 3D design methodologies on ASIC for MPSOC architectures based on 3D NoC. Even though the NoC was proven to be an efficient solution to deal with the interconnect problems between the different cores, only few works have validated the architectures based NoC by a real implementation on FPGA/ASIC. We consider that the validation of 3D NoC by synthesis, place and route workflow is an essential step which guarantees the good functionality of the architecture before moving to 3D technology. That is why we have validated our MPSOC based 16 PEs architecture with a butterfly NoC on different FPGAs platforms. 3D IC design is facing new challenges like TSV assignment, heat dissipation and partitioning problems. That is why, in order to generate an optimized 3D NoC for a specific application and subject to the 3D Tezzaron technology, we propose in this work a new 3D NoC synthesis methodology based on MOEA. A real 3D IC design implementation of our tested and validated 3D MPSOC architecture was performed using the 3D IC Tezzaron technique. Our real case study represents a significant example proving that there is no actual 3D tool taking in consideration all the 3D IC challenges like mapping and partitioning.
La feuille de route d'ITRS prévoit que le nombre de processeurs dans la même puce va augmenter suivant une courbe exponentielle. Assurer la connexion entre les différents processeurs dans la même puce constitue un vrai défi quand le nombre des composants est important. L'utilisation d'un réseau sur puce est une solution efficace qui résout les problèmes des moyens classiques de connexion comme le bus et le point à point. Le réseau sur puce régulier coûte cher en termes de surface et d'énergie, c'est pourquoi la conception d'une architecture optimale représente une motivation majeure. En plus, avec la réduction de la taille des transistors, le temps de propagation dans les liens dépasse celui des portes logiques. En effet, il est indispensable de trouver de nouvelles techniques qui permettent de continuer le développement des circuits du semi conducteur. La conception 3D des circuits intégrés est une solution prometteuse qui peut réduire la longueur des liens, la surface de la puce et qui permet d'utiliser des technologies différentes dans la même architecture. Vu le manque d'implémentations réelles des architectures à base de multiprocesseurs avec la technique 3D, nous proposons dans cette thèse d'étudier les méthodologies de conception ASIC des architectures MPSOC à base du NoC 3D. Bien que les réseaux sur puce soient considérés comme une solution efficace pour le problème de connexions entre les processeurs, rares sont les travaux qui valident le NoC par une vraie implémentation sur FPGA/ASIC. Nous considérons que la validation d'un NoC par émulation nous permet de garantir la bonne fonctionnalité de notre architecture lors de l'implémentation en 3D. La technique de conception en 3D IC est confrontée à plusieurs problèmes comme le placement des connexions verticales, la dissipation de chaleur et le problème de partitionnement. Dans ce cadre, nous proposons dans cette thèse une nouvelle méthodologie de synthèse NoC 3D qui se base sur les algorithmes évolutionnaires. Nous avons implémenté une architecture MPSOC avec la technologie 3D de Tezzaron. Notre cas d'étude représente une architecture significative qui tient en considération les contraintes de la technologie 3D de Tezzaron.
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Dates and versions

pastel-00769455 , version 1 (01-01-2013)

Identifiers

  • HAL Id : pastel-00769455 , version 1

Cite

Abir M'Zah. ASIC Design Methodology for 3D NOC Based Heterogeneous Multi Processor on Chip. Micro and nanotechnologies/Microelectronics. Ecole Polytechnique X, 2012. English. ⟨NNT : ⟩. ⟨pastel-00769455⟩
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