Wideband Analog-to-Digital Converter (ADC) design for power amplifiers linearization - Archive ouverte HAL Access content directly
Theses Year : 2019

Wideband Analog-to-Digital Converter (ADC) design for power amplifiers linearization

Conception d'un Convertisseur Analogique-Numérique (CAN) large bande pour la linéarisation d'amplificateurs de puissance

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Abstract

Power consumption is nowadays one of the main challenges to overcome in the development of mobile communications networks. The power amplifier (PA) is the most power hungry component in base transceiver stations. The upcoming fifth generation of mobile telephony with wider communication bands and complex modulations further increases the constraints on the PA. To overcome this problem, it is common to use predistortion techniques that enable the power amplifier to operate with greater linearity and efficiency. An important constraint in the implementation of this technique is the digitization of the output of the amplifier which, due to non-linearities, spreads over a significantly wider spectrum than the initial signal, about 5 times in practice or even more. Pipeline Analog-to-Digital Converters (ADCs) are commonly used for this operation because it allows resolutions of greater than 10 bits to be obtained over a band of several tens or even hundreds of MHz. However, its high energy consumption pushes to find a better solution. The "Multi Stage Noise Band Cancellation" (MSNBC) architecture based on Delta Sigma modulators has the advantage of realizing different dynamics per subband and is thus a prime candidate for the feedback loop ADC of predistortion techniques. The purpose of this work is to demonstrate the feasibility of the MSNBC architecture that has so far only been studied at the system level. Our investigations allowed us to propose a suitable architecture to digitize a 20 MHz RF band signal with different resolutions per subband. A continuous time Zero-IF architecture with a second-order primary modulator and a fourth-order secondary modulator with 4-bit quantizers was adopted. This architecture has been implemented in a 65 nm CMOS technology. Transistor level simulations of the 2-4 MSNBC architecture simulations with an LTE test signal resulted in 84.5 dB SNDR in the main band and 29.2 dB in the adjacent band which contains the intermodulation products.
De nos jours, la consommation d’énergie devient un des principaux défis à surmonter dans le développement des réseaux de communications mobiles. L’amplificateur de puissance est le composant le plus gourmand en énergie dans les stations de base. La cinquième génération de téléphonie mobile de part ses larges bandes de communication et ses modulations complexes augmente encore plus les contraintes sur l’amplificateur de puissance. Pour palier ce problème, il est courant de faire appel à des techniques de pré-distorsion. Une contrainte importante dans la mise en oeuvre de cette technique est la numérisation de la sortie de l’amplificateur qui, dû aux non-linéarités, s’étale sur un spectre significativement plus large que le signal utile, environ 5 fois en pratique voire plus. Habituellement, pour cette opération de numérisation, un Convertisseur Analogique Numérique (CAN) du type pipeline est utilisé car il permet d’obtenir des résolutions supérieures à 10 bits sur une bande de plusieurs dizaines voire centaines de MHz. Cependant, sa consommation d’énergie élevée pousse à explorer d’autres pistes. L’architecture "Multi Stage Noise Band Cancellation" (MSNBC) à base de modulateurs Delta Sigma a l’avantage de réaliser des dynamiques différentes par sous bande et est ainsi un candidat de choix pour le CAN de la boucle de retour des techniques de pré-distortion. L’objectif de ce travail est de démontrer la faisabilité de l’architecture MSNBC qui jusqu’à présent a été uniquement étudiée au niveau système. Ces études nous ont permis de proposer une architecture adaptée pour la numérisation d’un signal de bande RF 20 MHz avec des résolutions différentes par sous bande. Une architecture Zéro-IF tempscontinu avec un modulateur primaire du second ordre et un modulateur secondaire du quatrième ordre avec des quantificateurs 4 bits a été adoptée. Cette architecture a été implémentée en une technologie CMOS 65 nm. Les simulations électriques du MSNBC 2-4 avec un signal LTE ont permis d’obtenir 84.5 dB de SNDR dans la bande principale et 29.2 dB dans la bande adjacente contenant les produits d’intermodulation.
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tel-03279780 , version 1 (06-07-2021)

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  • HAL Id : tel-03279780 , version 1

Cite

Kelly Tchambake Yapti. Wideband Analog-to-Digital Converter (ADC) design for power amplifiers linearization. Electronics. Université Paris Saclay (COmUE), 2019. English. ⟨NNT : 2019SACLT047⟩. ⟨tel-03279780⟩
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